Havuz
Takip ettiğimiz konularda yükselen açık kaynak projeler — yıldız ivmesi, gerçek geliştirme aktivitesi ve AI değerlendirmesiyle.
Yalnız hareketli, son 28 günde commit almamış repoları gizler (yıldızı olan ama bırakılmış projeler). Commit sayısı henüz ölçülmemiş repolar da gizlenir.
EtiketTüm GitHub etiketleri — repo sahiplerinin koyduğu topic'lergöster
Etiketler yükleniyor…
- 1
Vivado MCP server — 让 Claude Code / Cursor / Codex 驱动本地 FPGA 全流程。30 个精选工具、8 个证据驱动 Prompt、doctor 环境自检、GUI/Tcl/attach 会话，以及时序和 CRITICAL WARNIN
0,7/gün ort. +0 son gün — commit Python 12 Mar 2026 güncellendi 7 gün önce - 2
VeriFlow-CC: A Claude Code-driven RTL design pipeline. Automates Chip-on-Chat from architecture to synthesis (iVerilog/Yosys) using a statef
0,3/gün ort. +0 son gün — commit Python 12 Nis 2026 güncellendi 05 Eki 2026 - 3
Multi-agent inference framework for RTL generation. A Verilog agent and a Python reference-model agent independently propose implementations
0,2/gün ort. +0 son gün — commit Python 12 May 2026 güncellendi 27 Tem 2026 - 4
AI-native IC design plugin with MCP-EDA — from natural-language intent to verified silicon.
0,2/gün ort. +0 son gün — commit Python 13 Haz 2026 güncellendi bugün - 5
An agent skill that turns an HDL / RTL / SoC architecture description into a clean SVG block diagram
0,2/gün ort. +0 son gün — commit Python 08 May 2026 güncellendi 10 Ağu 2026 - 6
Don't memorize 500 tools — describe the chip outcome you want. Open FPGA skill pack (timing closure, CDC audit, full flow, Zynq bring-up…) f
0,1/gün ort. +0 son gün — commit JavaScript 05 Haz 2026 güncellendi 09 Haz 2026 - 7
A minimal RTL implementation of llama2.c stories260K forward inference on FPGA
0,1/gün ort. +0 son gün — commit Verilog 12 May 2026 güncellendi 30 May 2026