Depo ayrıntısı

bjwanneng/veriflow-cc

VeriFlow-CC: A Claude Code-driven RTL design pipeline. Automates Chip-on-Chat from architecture to synthesis (iVerilog/Yosys) using a stateful, zero-dependency LLM orchestration skill. Features sub-agent nesting for code gen and behavioral-driven verification.

Python lisans belirtilmemiş 12 Nisan 2026 son push 05 Ekim 2026 11 fork

ai-agents chip-design claude-code-skill claude-code-skills degital-design digital eda-automator hdl iverilog llm-agents rtl-design verilog yosys

GitHub'da aç

Yıldız

55+5 · 63 gün

Commit · 28g

—

son 28 günde

Yazar · 28g

—

farklı katkıcı

Detaylı değerlendirme

Bu repo için detaylı değerlendirme henüz yapılmadı. Analiz, Ayarlar'daki uyum profilini hesaba katarak "bu işime yarar mı" sorusunu cevaplıyor. Bir kez çalışır; günlük koşular buna dokunmaz. Saatlik sınır var — bir kaynaktan en fazla 3 analiz.