Açık kaynak radarı

Havuz

Takip ettiğimiz konularda yükselen açık kaynak projeler — yıldız ivmesi, gerçek geliştirme aktivitesi ve AI değerlendirmesiyle.

repo · sayfa 1 / 1

Sırala

Yıldız/gün (hız)Son gün (★/gün)Son hafta (★/gün)Son ay (★/gün)Toplam yıldız AI önem skoru Bana uyum Commit (28g)Yazar (28g)En yeni

Konu

Tümü AI / LLM18 Veri9 Geliştirici araçları13 Diğer3 SaaS altyapı13 Web11

Süz

Yalnız hareketli Yalnız analizli≥ 0 ≥ 100 ≥ 500 ≥ 2.000

Yalnız hareketli, son 28 günde commit almamış repoları gizler (yıldızı olan ama bırakılmış projeler). Commit sayısı henüz ölçülmemiş repolar da gizlenir.

EtiketTüm GitHub etiketleri — repo sahiplerinin koyduğu topic'lergöster

Sırala:

Etiketler yükleniyor…

Aktif verilog

1
liujianyu20021122/RTL-ASS 55
Codex-first, vendor-neutral RTL coding and verification skill using open-source tools
0,8/gün ort. +0 son gün — commit Python 31 Ağu 2026 güncellendi 07 Eyl 2026
codex-skill formal-verification open-source rtl sta systemverilog verilog yosys
55
2
vibeic/vibe-ic 31
AI-native IC design plugin with MCP-EDA — from natural-language intent to verified silicon.
0,2/gün ort. +0 son gün — commit Python 13 Haz 2026 güncellendi bugün
ai-agents asic claude eda ic-design mcp openlane rtl
31
3
keplertech/naja-scope 22
MCP server for AI agents to explore SystemVerilog, Verilog and VHDL (beta) designs: trace connectivity, walk hierarchy, jump to source - wit
0,2/gün ort. +0 son gün — commit Python 12 Haz 2026 güncellendi dün
ai-agents eda mcp mcp-server systemverilog verilog vhdl
22
4
LNC0831/oh-my-fpga 23
Don't memorize 500 tools — describe the chip outcome you want. Open FPGA skill pack (timing closure, CDC audit, full flow, Zynq bring-up…) f
0,2/gün ort. +0 son gün — commit JavaScript 05 Haz 2026 güncellendi 09 Haz 2026
ai claude claude-code eda fpga mcp skills verilog
23
5
tinycomputers/tiny-tpu 18
A TPU you can watch run - real SystemVerilog systolic array, compiled to WASM, visualized live in your browser.
0,1/gün ort. +0 son gün — commit Astro 02 Haz 2026 güncellendi 7 gün önce
astro fpga machine-learning react rtl rtl-design simulation systolic-arrays
18
6
zhongkaiyu/ChipMATE 37
Multi-agent inference framework for RTL generation. A Verilog agent and a Python reference-model agent independently propose implementations
0,2/gün ort. +0 son gün — commit Python 12 May 2026 güncellendi 27 Tem 2026
code-generation cross-verification eda llm multi-agent rtl verilog chipmate
37
7
wupd1122/llama2.c-260k-rtl-fpga 23
A minimal RTL implementation of llama2.c stories260K forward inference on FPGA
0,1/gün ort. +0 son gün — commit Verilog 12 May 2026 güncellendi 30 May 2026
fpga hardware-accelerator llama2 llm rtl transformer verilog vivado
23
8
lcapossio/hdldiagZero 29
An agent skill that turns an HDL / RTL / SoC architecture description into a clean SVG block diagram
0,2/gün ort. +0 son gün — commit Python 08 May 2026 güncellendi 10 Ağu 2026
claude codex diagram hdl rtl svg verilog vhdl
29
9
bjwanneng/veriflow-cc 55
VeriFlow-CC: A Claude Code-driven RTL design pipeline. Automates Chip-on-Chat from architecture to synthesis (iVerilog/Yosys) using a statef
0,3/gün ort. +0 son gün — commit Python 12 Nis 2026 güncellendi 05 Eki 2026
ai-agents chip-design claude-code-skill claude-code-skills degital-design digital eda-automator hdl
55
10
mapleleavessssssss-wq/vivado-mcp 170
Vivado MCP server — 让 Claude Code / Cursor / Codex 驱动本地 FPGA 全流程。30 个精选工具、8 个证据驱动 Prompt、doctor 环境自检、GUI/Tcl/attach 会话，以及时序和 CRITICAL WARNIN
0,7/gün ort. +2 son gün — commit Python 12 Mar 2026 güncellendi 3 gün önce
claude eda fpga mcp vivado xilinx ai mcp-server
170